華閱文章網在verilog hdl中&是什么運算符
(1)所有綜合工具都支持的結構：always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter。
(2)所有綜合工具都不支持的結構：time,defparam,$finish,fork,join,initial,delays,UDP,wait。(3)有些工具支持有些工具不支持的結構：casex,casez,wand,triand,wor,trior,real,disable,forever,arrays,memories,repeat,task,while。
建立可綜合模型的原則要保證VerilogHDL賦值語句的可綜合性，在建模時應注意以下要點：（1）不使用initial。(2)不使用#10。
(3)不使用循環次數不確定的循環語句，如forever、while等。（4）不使用用戶自定義原語（UDP元件）。
（5）盡量使用同步方式設計電路。（6）除非是關鍵路徑的設計，一般不采用調用門級元件來描述設計的方法，建議采用行為語句來完成設計。
（7）用always過程塊描述組合邏輯，應在敏感信號列表中列出所有的輸入信號。（8）所有的內部寄存器都應該能夠被復位，在使用FPGA實現設計時，應盡量使用器件的全局復位端作為系統總的復位。
（9）對時序邏輯描述和建模，應盡量使用非阻塞賦值方式。對組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。
但在同一個過程塊中，最好不要同時用阻塞賦值和非阻塞賦值。（10）不能在一個以上的always過程塊中對同一個變量賦值。
而對同一個賦值對象不能既使用阻塞式賦值，又使用非阻塞式賦值。（11）如果不打算把變量推導成鎖存器，那么必須在if語句或case語句的所有條件分支中都對變量明確地賦值。
（12）避免混合使用上升沿和下降沿觸發的觸發器。（13）同一個變量的賦值不能受多個時鐘控制，也不能受兩種不同的時鐘條件（或者不同的時鐘沿）控制。
（14）避免在case語句的分支項中使用x值或z值。不能綜合的語句：1、initial只能在testbench中使用，不能綜合。
（我用ISE9.1綜合時，有的簡單的initial也可以綜合，不知道為什么）2、eventsevent在同步testbench時更有用，不能綜合。3、real不支持real數據類型的綜合。
4、time不支持time數據類型的綜合。5、force和release不支持force和release的綜合。
6、assign和deassign不支持對reg數據類型的assign或deassign進行綜合，支持對wire數據類型的assign或deassign進行綜合。7、forkjoin不可綜合，可以使用非塊語句達到同樣的效果。
8、primitives支持門級原語的綜合，不支持非門級原語的綜合。9、table不支持UDP和table的綜合。
10、敏感列表里同時帶有posedge和negedge如：always@(posedgeclkornegedgeclk)beginend這個always塊不可綜合。11、同一個reg變量被多個always塊驅動12、延時以#開頭的延時不可綜合成硬件電路延時，綜合工具會忽略所有延時代碼，但不會報錯。
如：a=#10b；這里的#10是用于仿真時的延時，在綜合的時候綜合工具會忽略它。也就是說，在綜合的時候上式等同于a=b;13、與X、Z的比較可能會有人喜歡在條件表達式中把數據和X（或Z）進行比較，殊不知這是不可綜合的，綜合工具同樣會忽略。
所以要確保信號只有兩個狀態：0或1。
用Verilog語言設計一個3-8譯碼器~（要求分別用case語句和if-case語句
module decoder38(
input [2:0]code,
output reg[7:0]result
);
always@(*)
begin
case(code)
3'b000: result = 8'h01;
3'b001: result = 8'h02;
3'b010: result = 8'h04;
3'b011: result = 8'h08;
3'b100: result = 8'h10;
3'b101: result = 8'h20;
3'b110: result = 8'h40;
3'b111: result = 8'h80;
endcase
end
endmodule
module decoder38(
input [2:0]code,
output reg[7:0]result
);
always@(*)
begin
if(code[2])
if(code[1])
if(code[0])
result = 8'h80;
else
result = 8'h40;
else
if(code[0])
result = 8'h20;
else
result = 8'h10;
else
else
if(code[1])
if(code[0])
result = 8'h08;
else
result = 8'h04;
else
if(code[0])
result = 8'h02;
else
result = 8'h01;
else
end
endmodule
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