華閱文章網verilog hdl的for語句問題
我想說的是i,size應該是打錯了，應該是在打“<”符號忘按Shift鍵了，因為"，"和“<”都是同一個鍵，并且for語句中也不能這這樣寫"，"除非是賦初值。
順便說下如果你for語句后加了那個分號的話，循環體是個空語句而不是bin[i]=^(gray>>1)不加“；”并且按“<”來說的話，循環體bin[i] = ^(gray>>1)展開的話就是gray右移一位然后進行縮減異或然后賦值給bin[i]；看這個定義變量就知道想實現格雷碼轉二進制碼，不過這樣寫完全就實現不了這個目的，首先gray沒有用i，并且如果要實現格雷碼轉二進制碼，異或也不能用縮減異或這不是C語言。順便說下這誰寫的代碼這么短這么多錯誤的地方。
Verilog語言 if 語句
三種形式的if語句：
1)if（表達式）語句。如
if(a>b)
out1 = int1;
2)if（表達式）
語句；
else
語句；如
if(a>b)
out1 = int1;
else
out1 = int2;
3)if（表達式1）
語句1;
else if（表達式2） 語句2;
else if（表達式3） 語句3;
…………………。
else if（表達式m） 語句m;
else 語句n;
條件語句必須在過程塊語句中是用（initial和always語句），除了這兩個語句引導的bedin end塊中可以編寫條件語句外，模塊中的其他地方都不能編寫。
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