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verilog一個上升沿執行一次for語句assignbeep=
Verilog支持的循環結構有：for、while、repeat和forever。
for循環的簡單語法為： for([initial_assignment]; [end_condition]; [step_assignment])begin [procedural_statements;]end 舉個例子，我們可以使用下面的語句來清除16位寄存器文件的內容： integer i;。 。
。for(i=0; i注意當循環體內只有一條語句的話，begin和end限定詞可以略去。
while循環的簡單語法如下： while([end_condition])begin [procedural_statements;]end 循環體內的語句連續重復執行，直到達到指定的終止條件[end_condition]為止。 比方說上面的清寄存器文件的操作可以使用while循環來描述： integer i;。
。 。
while(irepeat循環的簡單語法如下： repeat([number])begin [procedual_statements;]end 循環體內的語句被重復執行指定數次，該數可通過[number]來指定。 比方說，我們可以將上面的操作替換為repeat循環： integer i;。
。 。
repeat(16)begin [procedural_statements;]end forever循環，正如其名，重復執行其主體直至仿真結束位置。 循環體內常包括一定的時序控制結構，以致周期性推遲執行。
比方說，我們換一種方式來描述時鐘信號，該信號每10個時間單位翻轉一次，且永遠運行下去。 initialbegin clk=1'b0; forever #10 clk=~clk; end。
哪些觸發器是上升沿觸發
一個集成觸發器通常有三種輸入端，第一種是異步置位、復位輸入端，用SD、RD表示。
如輸入端有一個圈，則表示用低電平驅動，當SD或RD端有驅動信號時，觸發器的狀態不受時鐘脈沖與控制輸入端所處狀態的影響。第二種是時鐘輸入端，用CP表示，在SD----=RD=1情況下，只有CP脈沖作用時才能使觸發器狀態更新。
如CP輸入端沒有小圈，表示在CP脈沖上升沿時觸發器狀態更新，如CP輸入端有小圈，則表示在CP脈沖下升沿時觸發器狀態更新。第三種是控制輸入端，用D、J、K等表示。
加在控制輸入端的信號是觸發器狀態更新的依據。
